Intelは、12月9日(現地時間)に開発完了を発表した32nmロジックプロセスの詳細を12月17日(現地時間)にIEDM 2008で発表した(講演番号27.9)。

Intelは現行世代の45nmロジックプロセスで高誘電率膜/金属ゲート(High-k/Metal gate)技術を採用し、その詳細を前年のIEDM(IEDM 2007)で発表して注目を集めた。高誘電率膜/金属ゲート技術は、32nmのロジックプロセスでも導入された。同社は「第2世代の高誘電率膜/金属ゲート技術」と呼んでいる。

32nmロジックプロセスの要素技術は、液浸ArFリソグラフィ技術、第2世代の高誘電率膜/金属ゲート技術、第4世代の歪みシリコン技術、9層のCu配線技術、Cuバンプによる鉛フリーのパッケージ技術だと説明があった。微細化のトレンドを堅持し、45nm世代に対して0.7倍のスケーリングを実施している。このスケーリングにより、トランジスタの密度を45nm世代の約2倍に高めた。2年ごとにトランジスタの密度を2倍に増やすという過去の開発トレンドを維持したとする。なお32nm世代におけるSRAM換算の集積密度は1平方ミリ当たり4.2Mビットである。

高誘電率膜/金属ゲートの製造工程は、高誘電率材料のゲート絶縁膜と拡散層(ソースとドレイン)を先に形成し、金属ゲートを後で形成する「High-k first、Metal-gate last」であり、この点は第1世代の高誘電率膜/金属ゲート技術と変わらない。高誘電率膜の材料は論文中には明記されていなかったが、講演直後の質疑応答でHf系材料であることが判明した。第1世代でもHf系材料を使用しており、大きな変更はなかった。ゲート絶縁膜の厚みは酸化膜換算で0.9nmである。

金属ゲート形成工程の概要(左から右へ進む、IEDM 2008の論文集から抜粋)

開発したプロセス技術で製造したトランジスタの性能は高い。飽和ドレイン電流はnMOSトランジスタが1.55mA/μm、pMOSトランジスタが1.31mA/μmである(電源電圧は1.0V、オフ電流は100nA/μm)。それぞれ45nm世代に比べて14%と22%、電流値が向上した。

信頼性に関するデータも公表された。nMOSトランジスタの正バイアス温度不安定性(PBTI:Positive Bias Temperarure Instability)、pMOSトランジスタの負バイアス温度不安定性(NBTI:Negative Bias Temperature Instability)、nMOSトランジスタのTDDB(Time Dependent Dielectric Breakdown)特性である。いずれも実用的には十分な信頼性を確保していることが示された。

45nmプロセスの開発時と同様に、量産に向けたテストチップとしてSRAMを生産している。291Mビットと大容量のSRAMチップである。SRAMセル面積は0.171平方ミクロン。電源電圧が1.1Vのときに、3.8GHzと高い周波数で動作した。

SRAMセルの電子顕微鏡写真。非常にきれいなパターンが描かれていることが分かる。セル面積は0.171平方ミクロン(IEDM 2008の論文集から抜粋)

291MビットSRAMのチップ写真(IEDM 2008の論文集から抜粋)

291MビットSRAMの動作チップを初めて生産したのは2007年9月のことだという。その後、量産に向けてプロセス技術の完成度を高めてきた。32nmプロセスによる半導体チップの量産は2009年下半期の予定である。講演では時間経過とともにウェハの欠陥密度が低下していく曲線が示された。過去の90nm世代と65nm世代、45nm世代と同様に、32nm世代でも欠陥密度が急降下する途上にある。