NECエレクトロニクスは、LSIを構成するトランジスタの設計レイアウト形状に起因するオン電流、しきい値電圧などの電気的特性の変動量を高い精度で予測するLSIの設計手法を開発した。

レイアウト形状による特性変動要因には、隣接ゲート間距離やSTI(Shallow Trench Isolation)工程に起因して発生する応力がある。同社が開発した手法では、これらの要因に着目した変動予測モデルと既存のEDAツールを組み合わせることで、複雑なレイアウト形状でも電気特性変動量を高い精度で予測した設計を可能にするもの。

同手法は、独自に開発した隣接ゲート間距離に依存する特性変動モデルに、MIRAIプロジェクトで開発されたSTI工程に起因する応力による特性変動モデルを組み合わせることで、40nmプロセス以降の微細プロセスでも使用可能とした。

また、これらのモデルと組み合わせるEDAツールは、米Mentor Graphics製の「Calibre」が採用されている。Calibreの図形演算、数値演算のプログラム機能により、レイアウト図形から各種領域の幅や隣接領域との距離といった特性変動モデル用パラメータ群を抽出、さらにそのパラメータ群と上記モデルにより算出されるトランジスタの特性変動パラメータを含んだ回路情報が生成されることとなる。

この回路情報には個々のトランジスタごとに標準トランジスタモデルの一部を補正するパラメータが付加されており、これを用いることで、複雑なレイアウト形状であっても、トランジスタの電気特性変動量を高精度に予測することが可能になるという。

同社では、同手法を用いることにより、LSI設計時における設計マージンを最小限に抑えられるようになり、LSIの性能を最大20%程度高めることが可能になるとしているほか、高い歩留まりを実現することが可能になるとしている。

なお、同手法は、同社が2008年度末までに量産を開始する予定の40nmプロセス製品の設計環境に標準的に適用されるという。