サンフランシスコのMarriottホテルで開催されたISSCC (International Solid-State Circuits Conference)のマイクロプロセサセッションにおいて、Intelの次世代Itaniumプロセサである「Tukwila」が発表された。Itanium系列としてはMontecito、Montvaleに続く6代目のプロセサで、Montvaleから搭載コアを倍増した4コアのプロセサである。

今回の発表はマイクロプロセサセッションとしては、新機軸のペアで2つの論文を発表する形式で、論文4.6がプロセサチップの全貌を発表する"A 65nm 2-Billion-Transistor Quad Core Itanium Processor"で、論文4.7は"Circuit Design for Voltage Scaling and SER Immunity on a Quad-Core Itanium Processor"というタイトルの回路的な工夫にフォーカスした論文である。

この発表で目を引くのは、なんと言っても21.5mm×32.5mmというチップサイズで、面積は698.75平方mmであり、論文4.7では700平方mmと切り上げて説明している。但し、使用した半導体プロセスは65nmの8層メタル配線で、IA-32プロセサが既に45nmプロセスで製造されているのに較べて、一世代前のプロセスであり、45nmプロセスを使用できれば500～550平方mm程度になったと思われる。しかし、このTukwilaは、システムアーキテクチャを一新し、高速シリアルバスでプロセサチップ間を接続するQuick Path Interconnectを最初に実装するプロセサであり、かつ、大規模サーバ用CPUため長い検証期間が必要などの理由から開発期間が長く、45nmプロセスで設計を開始することが出来なかったと思われる。

巨大チップになった理由は、4コアの搭載と、24MBの3次キャッシュを含めてチップ上に30MBものSRAMを集積したからである。そのため、総トランジスタ数は2.046B Trと、商用プロセサで初めて20億トランジスタを超えた。

Tukwilaのクロックは2.0GHzで、TDP(Thermal Design Power)は170Wである。前世代のMontvaleが1.66GHzクロックであるので、クロックの向上は約20%となる。また、MontvaleのTDPは104Wであり、TukwilaのTDPは63%増であるが、コアが倍増しているのでコアあたりでは20%弱減少している計算になる。また、170Wのチップに加えて、低電力のTDP 130Wのチップも製品化されることが明らかにされた。

コアは、90nmテクノロジで作られたMontvaleのコアを65nmにテクノロジマッピングしており、各コアに512KBのL2I$、256KBのL2D$と6MBのL3$を持つ。コア部分は、前世代のものを最小限の手間で65nm化し、Quick Path Interconnectなどのシステムインタフェース(System Interface)部分の大変更に力を集中した感じである。コアと外部を接続するシステムインタフェースブロックはチップ中央に位置しており、12ポートのクロスバスイッチで4個のコア、合計6本のQPI、2チャンネルのメモリコントローラを接続している。このシステムインタフェースブロックは、メモリコンパイラやデータパスコンパイラを使って設計し、フルカスタム設計に較べて開発期間を短縮したという。

Tukwilaチップのブロック構成

Tukwilaチップのトランジスタ数と消費電力の内訳は、コア部分のトランジスタ数は、4コア合計で430M trであり、コアの電源電圧は0.9～1.15Vで、消費電力は100W。そして、3次キャッシュはトランジスタ数1.42B Tr、電源は1.1Vで消費電力20W。システムインタフェースはトランジスタ数157M Tr、電源は0.9～1.15Vで、消費電力は30W。IO Logicはトランジスタ数39M Tr、電源は1.1V、消費電力は20Wとなっている。このように4つの電源ドメインを持っているが、コアの電源は4コア共通であり、コア個別の電源制御は出来ない。

Tukwilaは、巨大チップでリークによる消費電力が大きくなるので、リーク電流低減のため、SRAMを除いたコアの79%、システムインタフェースの84%のトランジスタは、低リークTrを使っている。低リークトランジスタは、通常のトランジスタよりスレッショルド電圧Vtを高めに設計したトランジスタで、リーク電流が減る代わりにオン電流も減るので、スイッチング速度が低下するのであるが、背に腹は変えられないというのが、Tukwilaに限らず、最近のハイエンドマイクロプロセサの設計トレンドである。

また、低電圧動作が困難なキャッシュSRAMのセルは高い電圧(と言っても0.15V程度の違い)の電源に接続してセルの安定度を確保し、一方、周辺回路は電源電圧を下げて消費電力を低減している。両者の電源電圧が異なるので、間には低レーテンシの信号電圧変換回路を入れて信号レベルを変換している。また、大容量の3次キャッシュには、PMOSのスリープトランジスタを入れ、スタンバイ状態では電源をオフにしてリーク電力をカットしている。