ソニーのグループは、ISSCC 2008にてFIR LPFを構成する回路ブロックを省面積で実現するための回路構成法を開発し、発表した(講演番号3.2:A gain-boosted discrete-time charge-domain FIR LPF with double-complementary MOS parametic amplifier)。FIRフィルタはphase linearity、Decimation implementation、Notch formationに優れているが、回路を簡単に構成することが難しい。

この欠点を解決するための技術を提案している。FIRの回路構成にはsampling capacitor が必要であるが、このsampling capacitorの構成を工夫した。文章で回路構成を説明するのは大変難しいが、あえて説明すると、nMOSのバラクタとpMOSのバラクタをpMOSのゲート側とnMOS のドレイン(ソース)側を接続することで並列接続する。これを2つ用いてsampling capacitorを構成する。

発表ではこれをDouble-complementary MOS parametric ampと定義している。この回路はスイッチのon/offでgainを可変できる。試作をして測定した結果、スイッチのon/offで-15dBから30dBまで利得が可変であることを確認している。また、FIRフィルタを構成し以下のような特性を得ている。試作のプロセスは0.13μm CMOS processであり、電源電圧は1.2Vである。

Clock rate @ filter output 80MHz
Input clock rate 1.28GHz
Gian 30dB@1MHz
Variable gain range 47dB
IIP3 -30dB@4.5&5.5MHz
Input 1-dB compression point -43dBV@5.5MHz
Input-referred noise -96dBV(DC-20MHz)
Clock leakage -124dBV@20MHz
Stop-band attenuation 66dB@140MHz
3-dB bandwidth 8-14MHz