ISSCC(International Solid-State Circuit Conference)は、半導体設計関係では最大の学会で、新技術や画期的な新製品が多く発表されるので、学者やLSIの研究者だけでなく、マスコミの注目度も高い学会である。2008年の2月3日から7日にかけて、サンフランシスコのMarriottホテルで開催されるISSCC 2008では、プロセサ関係では合計7件の論文が発表される。

SunのRock

その一つは、Sun Microsystems(以下:Sun)のRockの発表である。SunはNiagara、Niagara 2とメニーコア、多数スレッドのプロセサを製品化しているが、これらのプロセサは全体としてのスループットは高いのであるが、個々のプロセサの性能はあまり高くない。この製品の穴を埋めるハイエンドサーバ用のサーバプロセサとしてSunが開発を進めてきたのがRockというコードネームのプロセサである。

ISSCC 2008で発表されるプロセサは、Rockという名前は使われていないが、65nmプロセスを使用する第3世代の16コアのCMT(Chip Multi-Threading)プロセサと書かれている。そして、Sunのプロセサとしては初めてアウトオブオーダ実行を採用し、シングルスレッドの性能も高いという。また、ハイエンドサーバ用に高いRAS(Reliability, Availability, Serviceability)を実現している。

なにしろ16コアなので、チップサイズは396平方mmとかなり巨大なチップで、2.3GHzのクロックで動作する。そして、技術的に目新しいのは、トランザクショナルメモリをサポートするハードウェア機構を実装している点である。ISSCCでの発表者は同社のマイクロエレクトロニクス部門の技術担当副社長であるMarc Tremblay氏となっており、幹部が直接発表すると言う気合の入った発表である。

従来、マイクロプロセサのセッションで一つのプロセサについて2件の発表というのは例が無かったが、今回は、Tremblay氏のプロセサチップの発表に続いて、このプロセサのメモリ、レジスタファイル、そして浮動小数点演算器に適用した回路技術の発表が行われる。

IntelのTukwila

そして、もう一つの目玉はIntelの次世代ItaniumのTukwilaの発表である。この発表もTukwilaという言葉は使われていないが、65nmプロセスを使う4コアItaniumプロセサと言えば、Tukwila以外にはあり得ない。チップサイズは21.5mm x 32.5mmで約700平方mmである。これまでは400平方mm級のプロセサチップが最大で、700平方mmというのは破格のサイズで、高価格のハイエンドサーバ向けのチップとは言えかなり思い切った決断である。そして、この超ど級のチップにCPU 4コアと30MBのキャッシュを搭載している。

また、メインメモリインタフェースと高速シリアルのチップ間インタフェースであるQuick Pathを内蔵し、ピークのメモリバンド幅は34GB/s、プロセサ間バンド幅は96GB/sである。これらの数値も他のプロセサを圧倒する性能であり、ジリ貧気味のItaniumの形成を逆転するという意気込みで勝負をかけてきたという感じである。

このTukwilaの発表もペアの発表であり、電圧スケーリングと耐ソフトエラーを改善する回路設計に関する発表が続いている。この発表では、省電力のために、より低電圧で動作する回路設計と、宇宙線起因のソフトエラー率を前世代のItaniumプロセサと同じするために採用した耐ソフトエラーラッチについて発表が行われる。このラッチのエラー率は従来のものに比較すると80～100倍改善されていると言う。

Sunの発表は、論文4.1と4.2であり、まず、最初に目玉論文を配置して参加者を呼び込む。そして、4.6と4.7のIntelの論文を最後に配置して、途中で参加者を帰さないというプログラム構成である。

Cellプロセサなどの発表

そして、論文4.3で、IBM、ソニー、東芝の連合軍から、現状、65nmのプロセスで製造されているCellプロセサを45nm SOIプロセスに移行する設計についての発表が行われる。こちらは、出来るだけ手を掛けないでコンピュータ処理で45nm化することに重点が置かれており、コンピュータ処理でも、面積は34%縮小し、電力も40%減少したという。これは人手で手間をかけた設計と同レベルの改善である。

ISSCC 2008では、もう2件のプロセサの発表が行われる。論文4.4は64個の小さなプロセサを集積するTilera社のタイルプロセサの発表である。このプロセサのアーキテクチャについては2007年のHot Chipsで発表されており、ISSCCではタイル状に敷き詰められたプロセサ間を接続するインタコネクトなどの回路設計について発表されるものと思われる。

論文4.5はルネサス、日立、早稲田の連名の発表で、8個のプロセサコアを集積するSoCチップの発表である。90nmプロセスを使い、チップ面積は104.8平方mm、クロック周波数は600MHzである。17個の電源領域を持ち、それらを独立に制御することにより、省電力を実現している。浮動小数点演算性能は33.6GFlopsとなっており、コアあたり4.2GFlops、そして、クロックは600MHzであるので1サイクルあたり7演算という計算になる。