東芝、NECエレクトロニクス、ソニーは11日(現地時間)、45nmプロセスにおけるアニール工程を見直すことで、性能を約1割改善できることを示した。論文・講演の内容に加えて、講演者の佐貫朋也氏(東芝)への取材も交えて紹介する。

半導体製造工程においては、ソース・ドレインにインプラント(不純物ドーピング)を行う。その後アニール(焼き鈍し)工程によって、ドーピングした不純物が活性化される。そのアニール工程の際に、ドーピングした不純物が熱拡散してしまい、半導体の特性を悪化させるという現象がある。この拡散を防ぐため、90nmプロセス以降では、Spike RTA(Rapid Thermal Annealing)と呼ばれる手法が使われるようになった。これは、文字通り急速に焼き鈍しを行うことにより不純物の熱拡散を防ぐ手法で、従来10秒程度の時間を掛けていたところを、1秒以内でアニールを終了させるものだ。しかし45nmプロセスといったさらに微細な半導体製造プロセスにおいては、このSpike RTAでも不十分になり、MSA(Milli Second Annealing)と呼ばれる手法が使われるようになった。その具体的方法として、FLA(Flash Lamp Annealing)がある。

FLAは文字通り、ハロゲンランプやキセノンランプによるフラッシュライトで瞬間的に高熱を作り、ミリ秒単位の照射でアニールを済ませてしまう方法。極めて短時間でアニールを行うので、その間のドーパントの拡散は少ない。しかし実際にはFLAはピーク温度を低くしたSpike RTAと組み合わせて使われる必要があるという。ここで、従来、FLAはSpike RTAの後で使われていたという。しかし、同社らは、Spike RTAの前にFLAを使うことを試してみたところ、nMOS、pMOS双方とも性能が向上したという。

その理由について佐貫氏は次のように述べる。pMOSについては、歪シリコンを実現するためのeSiGeがソース・ドレイン領域にドープされアモルファス状態になるが、ここにSpike RTAをかけると再結晶化し、その際に歪が緩和してしまう。先にFLAを行うと、歪が緩和せずに再結晶化され、その後のSpike RTAによっても歪が緩和しないという。このため、FLAをSpike RTAの前に実施したほうが、高い歪効果を生み、トランジスタの性能が高まると言う。また、nMOSについては、これとは別の理由で性能が向上する。Spike RTAによってドーパントの拡散(TED:Transient Enhanced Diffusion)が起こるが、FLAを先にかける事で、その後のSpike RTAによるドーパントの拡散(TED)を抑制することができ、結果的にnMOSの性能向上に繋がるようだという。

この対策によって、pMOSで11%、nMOSで8%の性能向上を果たすことができ、結果として、pMOSはIon=750μA/μm、nMOSはIon=1160μA/μmをIoff=100nA/μm、Vdd=1.0Vで達成した。この対策は量産用のCMOS6プロセスに適用される見込みという。CMOS6は昨年のIEDM 2006にてスペックが発表されているので、今回の結果と比較してみよう。

プロセス名 CMOS6(2007) CMOS6(2006) CMOS5
Vdd 1.0V 1.0V 0.9V
Ion(n) 1160μA/μm 1100μA/μm 710μA/μm
Ion(p) 750μA/μm 700μA/μm 320μA/μm
Ioff(n) 100nA/μm 100nA/μm 40nA/μm
Ioff(p) 100nA/μm 100nA/μm 40nA/μm

昨年発表時点より着実に性能が向上していることが分かる。なお、この発表論文のデータは今年の6月頃のデータと言うことで、現在はさらに良いデータが取れているという。

佐貫氏によると、半導体プロセス技術開発においては、製造コストを下げることが非常に重要で、コストを無視した性能改善の手法を導入することはありえず、常にどれだけのコストを掛けると性能がどれだけ向上するか、という天秤の上で評価が行われていると言う。そのような意味では、この技術は地味なようでも、コストを掛けずに性能を大きく向上できる技術ということで評価が高く、同社らは量産プロセスへの実装を前提としているようだ。