IEDM 2007にて11日、Intelによる量産45nmプロセス技術についての発表があった。講演のタイトルは「A 45nm Logic Technology with High-k+Metal Gate Transistors, Strained Silicon, 9 Cu Interconnect Layers, 193nm Dry Patterning, and 100% Pb-free Packaging」(講演番号10.2)。Intel初の45nmプロセス技術の学会発表とあって、発表会場には大勢の聴衆が詰め掛けた。

Intelは45nmプロセスにおいて、次のような技術を導入している。

  • High-Kゲート絶縁膜
  • メタルゲート
  • 3世代目の歪シリコン技術
  • Low-k層間絶縁膜"CDO"
  • 193nm ArFドライリソグラフィー

このうち、High-Kゲート絶縁膜とメタルゲートについては、2003年の秋という早い時期に45nmプロセスでの採用がアナウンスされ、その後今年の1月に量産プロセスに実際に採用されることが発表となった。さらに、45nmプロセス製品の発表と量産開始が先月アナウンスされている。

High-Kゲート絶縁膜とメタルゲートの採用は、ゲートリークの大幅な削減と、短チャネル効果の抑制、ならびに駆動電流の向上などの効果を生む。High-Kゲート絶縁膜は従来発表されていた通りハフニウム系の素材を用いており、EOT=1.0nm。メタルゲートの素材はnMOS用とpMOS用で異なる素材を使っている。ゲートリークについては、一般的なSiONゲート絶縁膜とポリシリコンゲートを採用している65nmプロセスと比較して、nMOSについて25倍以上、pMOSについては1000倍以上のリーク削減効果が実証された。配線層については、メタル1層～7層まではLow-k層間絶縁膜のCDOを採用、メタル8層についてはSiO2、メタル9層についてはポリマーの層間絶縁膜を使っている。

さて、注目のトランジスタのパフォーマンスだが、素晴らしい成果を示した。nMOSはIon=1360μA/μm、pMOSはIon=1070μA/μmとなった。いずれもIoff=100nA/μm、Vdd=1.0V、Lg=35nmである。65nm世代に比較して、nMOSで12%、pMOSで51%の性能向上を果たしたという。特にpMOSのパフォーマンスアップが著しい。

プロセス Intel 45nm(IEDM 2007) Intel 65nm(IEDM 2005)
Vdd 1.0V 1.0V
Ion(n) 1360μA/μm 1210μA/μm
Ion(p) 1070μA/μm 710μA/μm
Ioff(n) 100nA/μm 100nA/μm
Ioff(p) 100nA/μm 100nA/μm

この45nmプロセスを用いて製造した153MbのSRAMチップの動作速度を検証したところ、0.8Vで2GHz、1.1Vで3.8GHz、1.3Vで4.7GHzでの動作が確認されたという。最後に量産工程におけるイールドカーブが示されたが、従来にまして順調に歩留まりが向上しているグラフが示された。

Intelはこの45nmプロセスを65nmプロセスと同じ193nm ArFドライリソグラフィー装置で実現しているところはコスト削減の観点から注目される。半導体製造はF1のような技術のチャンピオンを競う世界ではなく、コストパフォーマンスが極めて重視される。技術はコストを含めて評価するという当たり前の視点を大切にしたい。