IEDM 2007 - 国際電子デバイス会議が開幕、Intelが量産45nmプロセスを発表へ

第53回のIEEE International Electron Devices Meeting(IEDM)が米ワシントンD.C.にて開幕した。IEDMは米サンフランシスコとワシントンD.C.で交互に隔年開催されており、今年はワシントンD.C.での開催である。12月9日(現地時間)よりショートコースがスタート、10日からテクニカルプログラムが始まった。今年は691本の論文が投稿され、うち243本が採択されている。ちなみに今年のショートコースは、「Performance Boosters for Advanced CMOS Devices」と「Emerging Nanotechnology and Nanoelectronics」の2本だ。前者においてはIntelを始め最近発表が続いたHigh-K / Metal Gateが議論された。

10日昼、IEDM Press Luncheonが開催され、今年のIEDMパブリシティチェアーのMeikei Leong氏(TSMC)から発表内容について講評された。

量産用45nmプロセス技術の詳細が各社から発表

既に量産工場で採用されている45nmプロセス技術だが、今回のIEDMにて各社から量産仕様の45nmプロセス技術の詳細が発表される。11日開催のセッション10「Integrated Circuits and Manufacturing - Advanced CMOS Logic and SoC Platforms」では、TSMCの「A Highly Scaled, High Performance 45nm Bulk Logic CMOS Technology with 0.242mm2 SRAM Cell」(講演番号10.1)を始めに、Intelから注目の「A 45nm Logic Technology with High-k+Metal Gate Transistors, Strained Silicon, 9 Cu Interconnect Layers, 193nm Dy Patterning, and 100% Pb-free Packaging」(講演番号10.2)、富士通より「High Performance and Low Power Bulk Logic Platform Utilizing FET Specific Multiple-Stressors with Highly Enhanced Strain and Full-Porous Low-k Interconnects for 45nm CMOS Technology」(講演番号10.3)と続く。Intelは昨年の時点ではHigh-k/Metal Gate技術は導入しておらず、IEDM 2006では45nmプロセスについて発表がなされなかった。その後、同社はこの秋、High-k+Metal Gateを導入した45nmプロセス製品を市場に投入しており、漸く学会発表される45nm量産プロセスのスペックには期待が高まる。講演番号10.6では、TSMCが「A 32nm CMOS Low Power SoC Platform Technology for Foundry Applications with Functional High Density SRAM」を発表、32nmプロセスについて言及する。

平行して開催されるセッション11「CMOS Devices - High Performance Devices」でも、45nmプロセスに適用される技術の詳細の発表が続く。東芝、NECエレクトロニクス、ソニーが「High-Performance 45nm node CMOS Transistors Featuring Flash Lamp Annealing」(講演番号11.3)を発表、続いてTSMCが「45nm High-k/Metal-Gate CMOS Technology for GPU/NPU Applications with Highest PFET Performance」(講演番号11.4)、ソニーが「Extreme High-Performance n- and p-MOSFETs Boosted by Dual-Metal/High-k Gate Damacine Process using Top-Cut Dual Stress Liners on (100) Substrates」(講演番号11.6)を発表する。その後、Late News扱いで2本の論文が入っている。一つは講演番号11.7のAMD、IBMの発表で、「(110) Channel SiON Gate-Dielectric PMOS with Record High Ion=1mA/μm Through Channel Stress and Source Drain External Resistance (Rext) Engineering」、もう一つは講演番号11.8のTSMCの発表で、「45nm SOI CMOS Technology with 3X Hole Mobility Enhancement and Asymmetric Transistor for High Performance CPU Application」である。

今回のIEDMでは、45nmプロセス技術の発表は盛んだが、量産向け32nmプロセス技術についての発表は少ない。Intelの関係者に聞いてみるが、「32nmプロセスにより製造したSRAMチップは既に発表済みだ。32nmにおいても、45nm世代と比較しても更なるエンハンスを獲得する予定だ」と述べるのみで、どのような技術で32nmプロセスにおいてより高速で低消費電力のトランジスタを製造するのかは明らかにしない。22nmプロセスについては依然調査段階であり、トライゲートトランジスタの採否についても明らかにしなかった。

その他のトピックス

その他のトピックスをいくつか紹介しよう。STMicroelectronicsから、32nmプロセス向けの"局所SOI技術"が発表される。「Localized SOI Technology: An Innovative Low-Cost Self-Aligned Process for Ultra Thin Si-film on Thin BOX Integration for Low Power Applications」(講演番号27.5)において、バルクCMOSプロセスの中でFDSOIを作ってしまう方法が紹介される。

日本のSeleteは、二つの異なるHigh-k素材に対して、共通のメタルゲート素材を適用する方法を発表する。「Single Metal/Dual High-k Gate Stack with Low Vth and Precise Gate Profile Control for Highly Manufacturable Aggressively Scaled CMISFETs」(講演番号20.3)により、よりコストパフォーマンスの良いHigh-kゲートスタックの製造方法を提案する。

東芝は、"マカロニフラッシュメモリ"と愛称された新しい3D構造を持つフラッシュメモリを発表する。「Optimal Integration and Characteristics of Vertical Array Devices for Ultra-High Density, Bit-Cost Scalable Flash Memory」(講演番号17.2)。

その他、今回のIEDMではメモリ技術に関する発表も充実している。マイコミジャーナルではこの後、IEDMのテクニカルセッションの発表の紹介を行っていく。