新年の幕開けに、パーソナルコンピュータのハードウェア技術の動向を占う「PCテクノロジートレンド」をお届けする。昨年2019年の一大トピックはAMDの躍進であったが、本稿ではまず、その原動力だったといえる半導体プロセスの動向について紹介したい。

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皆様、あけましておめでとうございます。本年もよろしくお願いします。

2019年は、ことCPUに関してはAMDの7nm Ryzenで一気に勢力がひっくり返った年である。勿論出荷金額あるいは出荷量ベースで言えばまだIntelがAMDを圧倒しているのは事実ではあるのだが、特にハイエンド製品での勢力は著しく、それもあってIntelは猛烈な値下げ以外の対抗策が無い状況に追い込まれて始めている。2020年もこの状況は続くだろう。

ということでまずはProcessから。

  • Photo00: 相変わらずキーボードを打っていると「他意はありませんよ」みたいな顔をして邪魔しにくるチャシー先生。
    (編集注：「PCテクノロジートレンド」では例年、記事中に度々猫が登場します。これは単に猫が好きというだけではなく、著者の助手(？)の猫たちが仕事を手伝う(？)様子を適宜差し込むことで、閑話休題的に話題を区切るという猫大好きな記事構成上の演出です)

◆ TSMC

ご存じの通りTSMCのN7、つまりArF液浸+マルチパターニングは無事に量産に入っており、これを利用した第3世代Ryzenや第2世代EPYCがIntelを駆逐せんばかりの勢いでシェアを増やしているのはご存じの通り。勿論本当に駆逐するのは不可能で、TSMCが7nmプロセスの出荷ウェハ量を現在の4倍位にしないと、IntelのCPU出荷量と同等にはならない(4倍で足りるのか？ も怪しいところ)だろう。勿論現状はAMDだけでなくAppleやHiSilicon、その他多くのベンダーがこのN7を奪い合っているから間に合っていないという話もあるのだが、TSMCとしてはN7の生産量を増やすよりもN7+とかその先のプロセスへの投資を増やす方向に舵を切っているので、シェアの3割とか4割を取れたら御の字というあたりが現状の限界ではある。

それはともかくとしてそのN7は、TSMCとしては異様に立ち上がりも良く、量産も順調だとしている(Photo01)。実際、ハイエンドのRyzen 9 3900XとかRyzen 9 3950Xこそ品薄(Ryzen 9 3950Xは2か月遅れの投入となった)とはいえ、Ryzen 7以下に関して言えば順調に製品が市場投入されており、またRadeon RX 5700シリーズも潤沢とは言い難いものの、品不足が酷いという程ではなく、まぁまぁ順調に市場に製品投入されているあたりからもこの状況はうかがえる。2019年第1四半期における売上で言うと、22%がN7によるものであり、既他のノードを押しのけて一番売り上げが立ったProcess Nodeになっている。

  • Photo01: Arm TechCon 2019におけるTSMCのプレゼン資料より。N10と同じ程度の速度でYieldが改善しており、HVM(High Volume Manufacturing)開始から3四半期でYieldは90%を超え、やはりN10と同程度の出荷量を確保できているとする。

さて、これに続くのがN7+、つまりEUVを利用した7nmであるが、2019年11月に発売されたHuaweiのMate 30 5Gに搭載されるkirin 990(こちらは9月のIFAで発表された)が、「公開された」最初のN7+を利用した製品である。実はAppleのA13 Bionicが最初のN7+を利用した製品になると言われていたが、こちらはN7をベースに改良したN7Pというプロセス(なのでまだArF液浸のマルチパターニング)で、EUVはA14に持ち越しの模様だ。N7とN7+は、性能(同一消費電力における動作周波数)そのものは変わらないが、消費電力を10%、エリアサイズを最大17%ほど節約できるとしている。トランジスタの構造そのものはN7とN7+で変更はないので、性能そのものには原理的に差は無い。異なるのは配線層で、特にM0～M1といったトランジスタに近いCritical Layerに関して、N7はSADPを利用しての配線になっていたが、これがN7+ではEUVを利用することで、配線の迂回などが容易になるし、配線ピッチも詰められる。この配線の短縮により、消費電力が下がるという仕組みだ。

AMDは次のZen3世代でこのN7+を利用すると目されており、実際設計のタイミングを考えると後述するN6とかはちょっと厳しいところだろう。では性能は上げられないのか？ というと、実際には配線のLatencyが下がる&配線に起因する消費電力が下がる事で、動作周波数をN7世代より引き上げる事は出来るとは思う(ただし消費電力は増えそうだが)。

さて、N7とN7+は、実際には物理設計の互換性が無い。これは配線層がやり直しになるから当然の話なのだが、その物理設計レベルの互換性を保ったままEUVに移行可能なプロセスとして2019年4月に発表したのがN6プロセスである(Photo02)。こちらは性能、あるいは消費電力の面でのアドバンテージは不明ながら、エリアサイズを18%節約できるというものである。これは既存のN7のユーザーのお手軽アップグレードパスという扱いであり、PC向けの可能性を考えた場合、将来のNAVI 10/14の後継としてNAVI 20/24とかでこれが利用される可能性は無くはないだろう。主な理由はダイサイズの縮小で、それなりに高価なNAVI 10/14の原価を下げる効果はあるだろう(が、今のところ採用するという話は特に聞こえてこない)。むしろこれはMobile SoCメーカーにメリットが大きいと思われる。

  • Photo02: TSMCによれば、設計そのものはやり直しになるものの、デザインルールとかSPICE(電気的振る舞いのシミュレーション)、IPなどは互換性があるとしている。

N6は言ってみればN7からN5に移行する間の繋ぎであり、本命は次の5nmプロセスである(Photo03)。N7比で言えば、同一消費電力で15%性能向上、同一周波数なら30%の省電力、ロジック密度1.8倍、SRAM密度1.35倍といった数字で、これは16/14nm→7nmへの移行と同程度のインパクトがある。また最大動作周波数25%アップは、新しく開発されたELVT(Extremely Low Voltage Threshold)トランジスタで実現される、という話である。

  • Photo03: 最大動作周波数25%アップだと、例えば4GHzで動くチップをN5で作り直すと理論上5GHz駆動が可能ということになる。ただELVTトランジスタを使うとしても、消費電力は当然相当増える事になるだろう。

このN5世代、例えばVia Piller(Via Pillerそのものは昨年説明した)の改善(Photo04)とか、マルチビットのFlipFlopの分割といった技法(Photo05)も提供される、という説明もあった。このあたりの話が出てくる、というのはかなり実用化のタイミングが近づいているという話でもあって、今のところN5は順調に提供開始になりそうな感じだ。

  • Photo04: Viaは通常タングステンを使うので、この抵抗も馬鹿にならない。なので、エリアサイズに多少ゆとりのある高速動作向けは、MetalやVIAの寸法を大きくとる事で抵抗を減らしたり、独自構造のPillerとか、Pillerの位置のカスタマイズなどを施すことで、配線抵抗を最小限に抑えようとしている。

  • Photo05: これはStandard LibraryのTrack Sizeの縮小とも関連する話である。より細かい単位でClock Gatingも可能になるし、大きなMulti-bit Flip-Flopよりも、小さなFlip-Flop×2の方が消費電力を下げられるという事らしい。

このN5は2019年4月からRisk Productionが開始、量産は今年前半(通常Risk Productionが1年位要する事を考えると、今年第2四半期中だろうか？)にスタートする。昨年4月にサンタクララで行われたTSMC 2019 Technology Symposiumにおける発表では、5nmプロセス向けのFab 18 Phase 1で、SRAMのYieldは90%以上、LogicのYieldも80%以上であると明らかにされた。TSMCはこれに続きFab 18 Phase 2/3の建設も開始しており、完成は2021年になる。本格的に量産が開始されるのは、このPhase 2/3が完成してからということになりそうだ。逆に言えば、Phase 1に関して言えばおそらくApple向けが最優先であり、AMDその他のベンダーはPhase 2以降で、という感じになりそうだ。AMDで言えば、Zen4の世代がこの5nmになると思われる。

ちなみにこのPhoto03にもあるが、このN5を更に最適化したN5Pというプロセスも用意されており、こちらは今年中にRisk Production開始、本格展開は2021年になる見込みだ。このN5PもFab 18が利用されることになるだろう。

更にこれに続き、TSMCは3nmについても積極的に投資を開始している。2019年10月には、この3nmプロセスのためのFabの建設を開始したと中国IT之家が報じており、2023年の量産開始を予定しているとする。もうこのあたりになると不確定要素が多すぎてどこまで信用できるのかは判断しにくいが、とりあえずTSMCが微細化レースのトップを走り続けるつもりがあるのは間違いない。

◆ Samsung

GlobalFoundries無き(いや別に会社はあるのだが、先端プロセス競争から脱落したという意味で)後、TSMCとほぼ互角のPure FoundryはSamsungしかなくなっている。もっとも互角といっても、色々な意味でやや水をあけられつつはあるのだが。

さて、ことロジックに関する限りSamsungはFinFET CMOSとFD-SOIという2本立て構成を現在も維持しており(Photo06)、かつ結果も出つつある。最近でいえば、NXPのi.MX8シリーズやi.MX RT 1170、LatticeのNexusなど、様々なメーカーがアプリケーションプロセッサなどに向けて同社のFD-SOIの採用を始めつつある。変わったところではMusca-S1というFD-SOIベースのDual Cortex-M33にMRAMを組み合わせたテストチップなども実際に出荷(実際にはSamsungから特定顧客向けに貸与の形で提供され、販売自体はなされていない)されるなど、省電力を特徴とする組み込み向けに花開きつつある感じである。ただ、こちらはあまりPCとは無関係である。PCと関係するのはFinFETベースのCMOSプロセスである(Photo07)。このスライド、昨年も似たものをご紹介したが、14LPE/10LPEの世代は同じ(もう過去のプロセスだから今更変更しようがない)であるが、7LPPの世代では4LPPが無くなり、代わりに6LPPが追加されているのが判る。このあたりは今後提供するプロセス、ということで細かく変更があるのは仕方ないところだろう。

  • Photo06: SamsungのFD-SOI、元々はSTMicroelectronicsが開発していた28nmのFD-SOIの技術供与を受けたものだが、その上へのMRAMの実装とか、第2世代の18nm FD-SOIの開発などはSamsung独自である。

  • Photo07: 6LPPは、7LPPにSDB(Single Diffusion Block)を組み合わせただけで、他は基本的に一緒の模様。

さて7LPP、つまり7nmのEUVプロセスであるが、こちらは既に量産がスタートしている。2019年10月にSamsungが発表したExynos 990とExynos Modem 5123がそれで、最初はまず自社のMobile向けSoCで採用した訳だ。恐らくはこの7LPPをベースに、NVIDIAの次期GPUとIBMのPOWERチップが製造されることになる。

ただSamsungとしては次の5LPEがむしろ目玉、と考えているようだ。5LPEは7LPPの設計をかなり生かしつつ(TSMCのN7→N6に近いレベルだろうか？)、11%の性能改善と、最大30%のエリア削減、更に消費電力20%削減が可能としている(Photo08)。ただ性能と消費電力はともかく、エリア削減に関してはその主要因がStandard Cellを7.5Trackから6Trackに変更した事であり、配線層そのものは殆ど違いが無い(Photo09)。なによりCPPが変わらないので、基本的にトランジスタのサイズが小さくならない。なので、大きな面積削減は期待薄と思われる。

  • Photo08: この"block-level"の定義が不明。

  • Photo09: 配線ピッチを変更したのはM2だけで、後は基本的に配線層に差が見られない。あとはMDB(Mixed Diffusion Block:Single Diffusion BlockとDouble Diffusion Blockを混在させた構造)をSDBにしたとか、最小Finの単位を1にしたとか、細かい最適化が見られるが、こうしたものを沢山並べても、エリアサイズの大規模な削減は難しい。

さて、そのSamsungであるが、2019年10月における先端プロセスのTape outの数はこんな感じ(Photo10)。2018年は2件のDesignとされており、Exynos 990とExynos Modem 5123であろう。そして2019年にはAutomotiveとNetwork/Computingが1件づつTape outしており、2020年には大量にTape outの予定である。この2019年であるが、恐らくNetwork/ComputingがNVIDIAのAmpere、AutomotiveがXavierの後継と思われる。AmpereはVoltaの後継、つまりGPGPU的な用途に向けた製品と考えられる。NVIDIAはNERSCのPerlmutterというスパコンの契約を獲得しているが、このPerlmutterは1ノードあたり4枚の"Volta-next"GPUを搭載する事が明らかになっている。問題はこのPerlmutter、2020年末までに納入を完了する必要がある。ということは、2020年前半中に出荷が開始されないとまずいから、2019年中にTape outは符牒が合う。同様に自動車向けは、自動運転向けのDRIVE AGX XAVIERの後継製品と考えられる。

  • Photo10: 2020年のIoT Mobileが異様に多いのはスマートフォンのSoC向けであろう。

逆に言うと、2019年中にはTuringの後継製品のTape outは無いということになる。あるとすれば、2020年中であろう。2020年には山ほど(グラフの高さから言えば10製品ほど)のNetwork/Computing製品のTape outが予定されているようだが、ここにはIBMのPOWERも含まれるはずで、NVIDIAの製品がいくつ入るかは不明である。ただ、2020年早々にTape outしたとしても、そこから最初のサンプルが出るまでには数か月、そのサンプルを戻して量産直前のES品が出てくるまでに更に数か月である。早くても2020年の第3四半期以降、現実問題として2020年末にならないとTuringの後継製品は期待できそうにない。ただ時期的に言えば、これが7LPPなのか5LPEなのかは微妙なところで、ひょっとすると5LPEでの投入の可能性も無くはない。

ちなみにSamsungは2020年中に3GAEのRisk Productionを開始、2021年に量産を開始することで、TSMCを打ち破ろうとしているが、果たしてうまく行くかどうか、現時点では全く見通しが立っていない。