省電力に関しては、NapとSleepモードを設けている。Napはコアのクロック周波数を下げ、実行パイプラインへのクロックをストップするが、キャッシュやTLBなどの他のプロセサとのやり取りがある部分は正常動作を続け、短時間でWake upすることができるモードである。そして、SleepはTLBやキャッシュの内容を空にして、コアのクロックを完全にストップして電源電圧を下げるが、チップ内の状態は保持する。電源電圧を元に戻すのに時間が掛かるが、状態は保持されているので、比較的短時間で復帰することができる。
また、Intelのプロセサと同様に、熱的に余裕がある場合には、最大10%オーバクロックするターボモードを備えている。しかし、リアルタイムのパフォーマンスモニタとPOWER Proxyと呼ぶ電力予測ロジックを搭載しており、そして当然、チップ温度のモニタもあると思われるので、これらを使って電源電圧とクロックを制御してやれば、ターボモードでも電力の上限設定でも、コアとメモリの消費電力バランスでも実現可能なはずである。
そして、POWER7はチップとしては、コアごとにクロックと電源電圧を制御することができるようになっている。しかし、独立に制御するには、4チップのMCMでは32個のVRM(Voltage Regulator Module)が必要となってしまうので、すべてのコアの電圧を独立に制御するのではなく、ある程度のコアをまとめて1つの電源に接続することになるという。
このチップの1つの特徴はオンチップのeDRAMを搭載している点であるが、このDRAMはDeep Trenchキャパシタを使用するタイプのものであり、SOIのBox(Buried Oxide)層を取り除いてその下のシリコンバルクに深い溝を掘り、その溝の側面に情報記憶用のキャパシタを作る。溝の側壁を使うので、小さなチップ面積に大きな容量のキャパシタが作れる。Ron Kalla氏に、このキャパシタは他の目的にも使っているのかと質問すると、答えは「Yes」であった。つまり、このDeep Trenchキャパシタを電源のバイパスキャパシタとしても使っているという。Boxに穴を開けるためにある程度配置に制限が出るのではないかと聞いてみると、空き地もあるし、必要なら論理ブロックの位置を少しずらせばよいという答えであった。まあ、通常のゲートキャパシタを使ってデカップリング容量を作るのに比べると面積を取らないので、配置も楽で、チップ面積の縮小、および、電源ノイズの減少にも貢献していると思われる。